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Intégration VLSI d'un réseau
de Hopfield de 64 neurones :
modèle formel, conception et réalisation.

Jean-Dominique Gascuel

Image du chip

Thèse effectué au LIX,
sous la direction de Michel Weinfeld
et soutenue le 28 mai 1991.

Abstract

We present the design of a VLSI chip integrating a fully connected Hopfield network of 64 neurons. Our aim is to obtain a building bloc suitable to the construction and experimentation of complex neural architectures.

Our chip is fully autonomous and possesses ``built in'' algorithmes for learning (using the Widrow-Hoff's rule) and relaxation. We add an innovative mechanism, aimed at automatically rejecting spurious attractors. In addition, this mechanism enables to increase the retrieval success rate by triggering adequate retries. We detail our implementation of the network in a 1cm2 and 420,000 transistors CMOS chip. Finlly, we present the hardware/software simulator used to bind our chips into multi-levels neural networks.

Résumé

Nous présentons l'intégration VLSI d'un réseau de 64 neurones complètement connectés, destiné à servir de brique de base lors de la construction et de l'expérimentation d'architectures neuronales hiérarchiques.

Dans cette optique, le circuit doit être complètement autonome, et intégrer en particulier les algorithmes d'apprentissage (loi de Widrow-Hoff) et de relaxation. Nous y avons joint un mécanisme original destiné à la détection automatique des attracteurs parasites. Notre mécanisme permet en outre d'améliorer la fiabilité de la relaxation, en déclenchant si nécessaire une série de ré-essais. Nous présentons le détail de notre implémentation dans un circuit CMOS de 420.000 transistors, pour 1cm2. Nous décrivons enfin le simulateur mixte matériel/logiciel qui nous permet d'utiliser notre circuit dans des réseaux neuronaux multi-niveaux.


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